在数字芯片设计的浩瀚星海中，Verilog HDL 是工程师们最核心的“语言工具”。如果说之前的课程构建了验证的宏观框架，那么本部分——《Verilog HDL入门》（第9至14讲），则是真正带领学习者走进 RTL 设计殿堂的关键一步。这一阶段不再局限于概念科普，而是深入代码底层，从模块化思维的建立，到连续赋值与过程赋值的实战演练，为后续复杂的数字电路设计夯实语法基础。

首先，第9讲《Verilog HDL模块（module）认知》是开启设计大门的钥匙。在 Verilog 的世界里，“模块”不仅是代码的组织单元，更是芯片设计的原子结构。讲师将引导学员打破以往线性编程的思维定式，理解如何封装功能、定义接口，以及如何通过实例化实现顶层与底层的连接。这是建立系统化设计思维的第一课，明白模块之间的层次关系，才能在未来面对千万行级的代码库时不迷失方向。

紧接着，第10、11讲聚焦于 `assign` 语句。作为连续赋值的核心手段，`assign` 主要用于描述组合逻辑电路。课程并未止步于语法讲解，而是通过实战操作，让学员亲手实现数据选择器、加法器等基础组件。这一环节的重要性在于，它帮助学员建立起“代码即电路”的直觉——每一行 assign 语句背后，都对应着具体的门电路连线。反复的实操练习旨在消除初学者对语法细节的生疏，确保能准确用代码表达逻辑意图。

随后，课程进入更具挑战性的 `always` 语句板块（第12、13讲）。这是 Verilog 设计中最灵活也最容易出错的部分，涉及阻塞与非阻塞赋值的微妙区别。讲师分上下两讲，系统地剖析了时序逻辑与组合逻辑在不同写法下的硬件映射差异。特别是非阻塞赋值（<=）在寄存器建模中的应用，往往是新手误入“竞争冒险”陷阱的重灾区。通过细致的对比分析，学员将掌握如何写出既符合综合工具预期、又易于维护的时序代码。

最后，第14讲作为本阶段的收束，进一步深化了对代码行为规范的理解。整条学习链路从静态的结构认知，过渡到动态的逻辑行为描述，形成了一个完整的最小闭环。对于志在从事数字前端设计或 IC 验证的工程师而言，熟练掌握 module、assign 和 always 三大基石，不仅是通过编程考核的前提，更是未来学习 Testbench 编写、验证环境搭建不可或缺的语法底气。本部分课程节奏紧凑、案例丰富，建议学员边看边敲代码，切忌只看不练，方能在 RTL 设计的道路上行稳致远。

课程目录

1-1 [第3部分：Verilog HDL入门（9-26）] 第9讲.Verilog HDL模块（module）认知 (47:10)
1-2 [第3部分：Verilog HDL入门（9-26）] 第10讲.Verilog HDL设计--assign语句 (36:39)
1-3 [第3部分：Verilog HDL入门（9-26）] 第11讲.Verilog HDL设计--assign语句实操 (53:36)
1-4 [第3部分：Verilog HDL入门（9-26）] 第12讲.Verilog HDL设计-always语句（上） (25:50)
1-5 [第3部分：Verilog HDL入门（9-26）] 第13讲.Verilog HDL设计-always语句（下） (11:49)
1-6 [第3部分：Verilog HDL入门（9-26）] 第14讲.Verilog HDL设计always语句实操 (48:58)
1-7 [第3部分：Verilog HDL入门（9-26）] 第15讲.Verilog HDL建模方式 (48:20)
1-8 [第3部分：Verilog HDL入门（9-26）] 第16讲.Verilog HDL其他常见语法 (38:43)
1-9 [第3部分：Verilog HDL入门（9-26）] 第17讲.Verilog HDL代码风格 (46:10)
1-10 [第3部分：Verilog HDL入门（9-26）] 第18讲.高性能数字电路设计基础 (28:56)
1-11 [第3部分：Verilog HDL入门（9-26）] 第19讲.数字电路设计复位与毛刺消除 (01:06:10)
1-12 [第3部分：Verilog HDL入门（9-26）] 第20讲.数字电路设计--状态机（上） (48:05)
1-13 [第3部分：Verilog HDL入门（9-26）] 第21讲.数字电路设计--状态机（下） (45:20)
1-14 [第3部分：Verilog HDL入门（9-26）] 第22讲.数字电路设计时钟与时序 (53:20)
1-15 [第3部分：Verilog HDL入门（9-26）] 第23讲.数字电路设计异步时钟 (50:10)
1-16 [第3部分：Verilog HDL入门（9-26）] 第24讲.数字电路设计握手协议 (49:38)
1-17 [第3部分：Verilog HDL入门（9-26）] 第25讲.数字电路设计FIFO设计 (45:50)
1-18 [第3部分：Verilog HDL入门（9-26）] 第26讲.数字电路设计低功耗设计概述 (45:10)